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　　6月22日至25日，南京郵電大學(xué)尹捷明教授團(tuán)隊(duì)李駿、陳小柏、尹捷明老師在第62屆設(shè)計(jì)自動(dòng)化會(huì)議（Design Automation Conference, DAC 2025）發(fā)表題為FineRR-ZNS: Enabling Fine-Granularity Read Refreshing for ZNS SSDs的研究論文。DAC是中國計(jì)算機(jī)學(xué)會(huì)推薦的A類國際學(xué)術(shù)會(huì)議，由美國計(jì)算機(jī)協(xié)會(huì)（ACM）和電氣與電子工程師協(xié)會(huì)（IEEE）聯(lián)合主辦，是電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域的頂級(jí)會(huì)議。該研究針對(duì)分區(qū)命名空間固態(tài)硬盤（ZNS SSD）中區(qū)域級(jí)讀刷新機(jī)制導(dǎo)致的數(shù)據(jù)遷移開銷過大的問題，提出了一種細(xì)粒度讀刷新機(jī)制FineRR-ZNS。該方案采用主機(jī)控制的塊級(jí)選擇性刷新策略，通過元數(shù)據(jù)重映射技術(shù)實(shí)現(xiàn)精準(zhǔn)刷新區(qū)塊定位，并設(shè)計(jì)了區(qū)域重構(gòu)方法，在確保數(shù)據(jù)完整性的同時(shí)優(yōu)先訪問重映射數(shù)據(jù)，直至對(duì)應(yīng)數(shù)據(jù)塊需要再次刷新。實(shí)驗(yàn)結(jié)果表明，該機(jī)制可平均提升I/O吞吐率28.2%，同時(shí)提高41.8%的存儲(chǔ)空間利用率。

機(jī)制概述

　　6月8日至12日，南郵郭宇鋒教授團(tuán)隊(duì)在第45屆VLSI工藝與電路研討會(huì)（45th Symposium on VLSI Technology and Circuits，VLSI 2025）發(fā)表創(chuàng)新研究成果，實(shí)現(xiàn)了南京郵電大學(xué)在該頂級(jí)國際會(huì)議上的首次突破。該成果題為A 24-MHz Crystal Oscillator with 6.9-μs Startup Time and 2% Injection-ΔF Tolerance Using Phase-Interpolator-Assisted Synchronized Injection，由集成電路科學(xué)與工程學(xué)院博士研究生王鑫擔(dān)任第一作者，王子軒教授、蔡志匡教授、麥沛然教授共同擔(dān)任通訊作者。研究聚焦于物聯(lián)網(wǎng)設(shè)備中時(shí)鐘系統(tǒng)啟動(dòng)緩慢的行業(yè)痛點(diǎn)，創(chuàng)新性提出基于相位插值器的同步注入技術(shù)。通過高效相位同步的注入機(jī)制，該技術(shù)顯著縮短了時(shí)鐘源的啟動(dòng)時(shí)間，為解決時(shí)鐘系統(tǒng)啟動(dòng)延遲問題提供了全新思路。研究團(tuán)隊(duì)采用40納米工藝完成芯片流片驗(yàn)證，測試數(shù)據(jù)顯示：時(shí)鐘源啟動(dòng)時(shí)間從傳統(tǒng)技術(shù)的1.32毫秒大幅縮減至6.9微秒，優(yōu)化效果達(dá)191.3倍；同時(shí)實(shí)現(xiàn)±2%的超大注入頻率偏差容限，充分驗(yàn)證了該技術(shù)的高性能與高可靠性。這一成果為物聯(lián)網(wǎng)設(shè)備的高效運(yùn)行提供了關(guān)鍵技術(shù)支撐，具有顯著的應(yīng)用價(jià)值。

芯片技術(shù)原理

　　6月1日至5日，南郵郭宇鋒教授團(tuán)隊(duì)在第37屆國際功率半導(dǎo)體器件與集成電路會(huì)議（37th International Symposium on Power Semiconductor Devices and ICs, ISPSD 2025）發(fā)表創(chuàng)新研究成果，以第一作者陳靜，通訊作者郭宇鋒完成的Intelligent Design of Superjunction Devices Based on Physics-informed Neural Network被大會(huì)收錄。該研究針對(duì)傳統(tǒng)設(shè)計(jì)方案中“人在回路”的局限，提出了超結(jié)功率器件物理信息網(wǎng)絡(luò)（SJ-PiNN）智能設(shè)計(jì)方案。基于精確二維電場分析和碰撞電離路徑積分構(gòu)建的R阱模型生成數(shù)據(jù)，訓(xùn)練SJ-PiNN模型實(shí)現(xiàn)從性能指標(biāo)到結(jié)構(gòu)參數(shù)的智能預(yù)測，并結(jié)合差分進(jìn)化算法，實(shí)現(xiàn)任意擊穿電壓與比導(dǎo)通電阻下的最優(yōu)寬長比設(shè)計(jì)。結(jié)果表明SJ-PiNN的R2預(yù)測準(zhǔn)確率>99.6%，3秒內(nèi)可生成與數(shù)值仿真平均誤差<3%的最優(yōu)寬長比設(shè)計(jì)，且基于該方案，在CRM 12英寸超結(jié)工藝平臺(tái)研制出兩個(gè)750V超結(jié)器件，實(shí)測擊穿電壓/比導(dǎo)通電阻平均偏差僅2.4%/5.1%。

研究方案

（撰稿：王子軒、姚佳飛  初審：高翔、蔡志匡　編輯：王存宏　審核：張豐）